Тенденции и перспективы развития eda-индустрии по материалам


Скачать 426.48 Kb.
НазваниеТенденции и перспективы развития eda-индустрии по материалам
страница1/4
Дата публикации18.03.2013
Размер426.48 Kb.
ТипДокументы
referatdb.ru > Химия > Документы
  1   2   3   4
Тенденции и перспективы развития EDA-индустрии по материалам

новостей специального Internet-портала www.DACafe.com

апрель - июнь 2004

Долинский М.С.
Введение
Классификация тенденций развития EDA-индустрии за период с 1января 2001 года по июнь 2004 года выглядит следующим образом:
+ 1. Борьба за интероперабельность

+ 2. Требуются и начинают возникать средства отладки

мультипроцессорных систем

+ 3. Требуются и разрабатываются средства отладки однопроцессорных систем - SoC-платформ: процессор + память + программирумая логика.

+ 4. Генераторы моделей процессоров

+ 5. От C++ к HDL и обратно

6. IP-компоненты процессоров

+ 6.1. ARM шагает по планете

+ 6.2. MIPS - с отставанием от ARM, но с опережением всех остальных

+ 6.3. И другие процессорные ядра

6.4. Сетевые процессоры

7. В мире ПЛИС

+ 7.1. ПЛИС расширяют сферу применения

+ 7.2. Развитие средств проектирования ПЛИС и ASIC

7.3. Направления и примеры применения - устройства на базе ПЛИС

7.3.1. Цифровая обработка сигналов

7.3.2. Телекоммуникации

7.3.3. Средства управления движением

7.3.4. Реконфигурация "на-лету"

7.3.5. Память с шифрованием данных

7.3.6. CAN-контроллеры

7.3.7. Сбор и обработка данных

+ 7.4. Конвергенция ASIC и ПЛИС

8. IP-компоненты для ПЛИС и ASIC

+ 8.1. DSP-обработка

+ 8.2. Телекоммуникации

8.3. Шифрование

8.4. Память

+ 8.5. Как распространяются IP-компоненты

9. Верификационные IP-компоненты

9.1. Язык верификации e, среда верификации Specman Elite,

фирма Verisity - разработчик e и Specman Elite,

верификационные компоненты на языке e - eVC.

+ 9.2. Другие языки и средства верификации симуляцией

+ 9.3. Средства формальной верификации

10. Прототипирование, эмуляция и отладка ПЛИС и ASIC

+ 10.1. Отладка проектов для ПЛИС

10.2. On-line - прототипирование ASIC

+ 10.3. Персональные средства для прототипирования ASIC

10.4. Отладчики проектов на кристалле

11. Микроконтроллеры и DSP-процессоры

11.1. Разработки Applied Microsystems

11.2. И все остальные

11.3. Сетевые микроконтроллеры

11.4. Мультимедиа-микроконтроллеры

+ 11.5. Другие новости мира микроконтроллеров

+ 11.6. Операционные системы для встроенных приложений

+ 11.7. Микроконтроллеры для беспроводных сетей

11.8. Микроконтроллеры с поддержкой шифрования

+ 11.9. Процессоры цифровой обработки сигналов

н! 11.10. Внутрисхемные эмуляторы

н! 11.11. Низкопотребляющие микроконтроллеры

н! 11.12. Микроконтроллеры для домашних сетей

н! 11.13. 'Зеленые' процессоры
12. Обучение - ключ к продаже

+ 12.1. Очные семинары и конференции

12.2. On-line - обучение

+ 12.3. Университетские программы

12.4. Обучение через партнерские программы

с центрами проектирования

+ 12.5. Документированные проекты

12.6. Комплексная (многовидовая) служба поддержки

13. Другие ключи к продаже

13.1. Передача маркетинга на сторону

+ 13.2. Расширение географии

13.3. On-line - выставки

+ 13.4. On-line - порталы

+ 13.5. On-line - семинары

13.6. Расширение фронта разработок

+ 13.7. Покупки, слияния, инвестиции
+ 14. Интернет-технологии на службе EDA-индустрии

15. Специализированные СБИС

+ 15.1. Телекоммуникации

+ 15.2. Сетевая обработка

+ 15.3. Цифровое телевидение

+ 15.4. Емкая и быстрая память для мобильных устройств

+ 15.5. Цифровая камера

15.6. Суперминиатюрные ИС для 'last-minute' модификаций

15.7. Цифровая аудиообработка

15.8. Самая - самая

15.9. Чипы управления питанием

+ 15.10. Беспроводная передача данных

+ 15.11. Графический процессор

н! 15.12. GPS-ресивер
Символами "н!" отмечены новые (по сравнению с ранее приведенной классификацией) тенденции, проявившиеся в обозреваемом периоде.

Символами "+" отмечены тенденции, которые получили подтверждение и развитие в новостях обозреваемого периода.

Рамки статьи вынуждают существенно сократить имеющийся фактический материал (полная версия материала доступна по адресу

http://NewIT.gsu.unibel.by/resources/articles/

dolinsky/embedded systems/russian/dv0406.txt).

1. Борьба за интероперабельность
RTOS Nucleus от Accelerated Technology станет основой для домашнего телевидения стандарта Open AQUOS, продвигаемого Sharp. Требуя все больших возможностей от своих домашних развлекательных систем, пользователи возжелали полного медиа управления для домашних сетей. Своей инициативой Open AQUOS Sharp намерена удовлетворить это желание потребителей, используя RTOS Nucleus от Accelerated Technology. Среди отмечаемых рукводителями Sharp достоинств RTOS Nucleus: надежность и масштабируемость (в частности ядро Nucleus Plus может требовать всего 22 кбайта для кода и данных); наличие стека протоколов Nucleus NET TCP/IP для поддержки интеграции с сетью. Nucleus 802.11 STA обеспечивает управление беспроводным доступом. Система управления файлами Nucleus FILE - может обеспечить хранение цифровых фотографий, видеоклипов или цифровых аудио-файлов в памяти TV-системы Open AQUOS. Драйвер Nucleus PCMCIA обеспечит пользователям возможность просматривать слайды с карт памяти мобильных цифровых фотоаппаратов и видео-камер. Наконец, CEE-J - виртуальная Java-машина с продвинутой графикой от Skelmir LLC, обеспечит поддержку Java-приложений. Программное обеспечение Nucleus продается вместе с исходными текстами. Цена лицензии - от $12,495. www.acceleratedtechnology.com

Accellera стала корпоративным членом IEEE Standards Association (IEEE-SA) - это позволит ей сильнее влиять на выработку стандартов в IEEE (www.accellera.org, www.ieee.org). Accellera отмечает наградами средства и фирмы, внесшие вклад в стандарты автоматизации проектирования, среди лауреатов: Formal Verification, Harmony, Interface, OpenKit (OK), Open Verification Library (OVL), Rosetta, SystemVerilog и Verilog AMS. www.accellera.org/award.html

Atrenta вместе с VSI Alliance разрабатывает методы автоматической проверки качества IP-компонент для использования в своем продукте SpyGlass. www.vsi.org, www.atrenta.com

Mentor Graphics анонсировала совместимость Calibre с базой данных OpenAccess. Это серьезный шаг на пути интероперабельности продуктов от Cadence и Mentor - лидеров EDA-индустрии. www.mentor.com

Сформирована SystemVerilog Implementation Working Group. Цель - обеспечить интероперабельность продуктов на базе SystemVerilog. Среди инициаторов организации SIWG: Cadence Design Systems; Magma Design Automation; Novas Software; 0-In Design Automation, Verisity; ARC International; Conexant Systems; Icera Semiconductor; Micronas GmbH.

www.sutherland-hdl.com/sv_interop

ProDesign становится членом программы Harmony фирмы Novas Software. ProDesign - разработчик средств верификации проектов, основанных на аппаратной акселерации и эмуляции (платформа CHIPit). Программа Harmony начала работать в 1999 году. Ее цель - снизить затраты EDA-разработчиков на достижение интероперабельности своих продуктов. Novas открыла для членов программы API, обеспечивающий эффективное взаимодействие с ее продуктами. www.prodesign-usa.com

OSCI и OCP IP объединяют усилия в стандартизации на уровне TLM. OSCI (Open SystemC Initiative) и OCP IP (Open Core Protocol International Partnership) работают вместе над созданием интероперабельной инфраструктуры моделирования под названием Transaction Level Modeling (TLM) на базе SystemC. Это партнерство сформировано в ответ на рост числа пользователей SystemC для создания моделей. Изначально OSCI нацелена на разработку и продвижение SystemC, библиотеки C++ классов для высокоуровневого проектирования электронных систем, в то время как OCP IP создавалась для выработки стандарта на интерфейсы IP-компонент для упрощения проектирования SoC на принципах 'plug and play'. Цель партнерства - обеспечить, чтобы транзактные модели OCP IP могли функционировать поверх стандартных OSCI API. В рабочей группе OSCI уже 52 члена из таких организаций как ARM, Coware, Cadence Design Systems, Calypto Design Systems, Eklectic Ally, Forte Design Systems, Fujitsu, Mentor Graphics, NEC, Philips, Summit Design, University of Tubengen.

www.systemc.org, www.ocpip.org

Texas Instruments использует OCP-IP в своей архитектуре OMAP 2.

www.OCPIP.org

Zarlink и Redux анонсируют интероперабельность продуктов, выполненных по спецификациям MEF (Metro Ethernet Forum) и CESoE (Circuit Emulation Services over Ethernet). Интероперабельность тестировалась на связке Zarlink ZL50111 (пакетный процессор) и Redux Communications Arranto 100TE (пакетный шлюз). www.zarlink.com, www.reduxcom.com, www.metroethernetforum.org

Zarlink и Axerra достигли интероперабельности IP/Ethernet/MPLS

(Multi-Protocol Label Switching). Интероперабельность проверялась на взаимодействии устройств ZL50111 (пакетный процессор) и Axerra Networks AXN Multiservice Packet Concentrator. www.zarlink.com, www.axerra.com
2. Требуются и начинают возникать средства отладки

мультипроцессорных систем
Atmel выпустила AT572D740 Diopsis - двухпроцессорный DSP/ARM7 чип для домашних и профессиональных аудио-систем. AT572D740 Diopsis - это система на кристалле, включающая процессор ARM7, периферийные устройства и mAgic DSP для обработки 40-битных чисел с плавающей точкой, построенный на VLIW архитектуре. Этот DSP выполняет 15 операций за такт. Diopsis ориентирован на использование в следующих устройствах: - 'hands-free phones' (маленькие наушники и микрофоны, прикрепляемые непосредственно к голове, при использовании которых руки остаются незанятыми), с обеспечением качества речи на уровне, сравнимом с непосредственной (face-to-face) беседой; основанное на радаре устройство предупреждения автомобильных столкновений; акустический диагноз механического оборудования; ультразвуковые сканнеры, базирующиеся на программном обеспечении; домашние звуковые системы профессионального качества по приемлемой цене. Dr. Pier Stanislao Paolucci (Atmel) отмечает, что "... 32 битная мантисса обеспечивает достаточно низкий уровень шумов, возникающих в результате обработки, а 8-битная экспонента необходима для автоматического динамического управления. Представление звуковых данных менее чем в 40 битах приводит к резкому ухудшению качества". Diopsis может обеспечить адаптивное эхо-подавление от 8 микрофонов одновременно - с ценой 'hands-free phones' от $150 до $200 вместо нынешних $500. По словам того же Paolucci, гетерогенная структура Diopsis позволяет оптимизировать разделение задач и распределение их между процессорами, обеспечивая одновременно и производительность и компактность кода. Задачи управления используют 16-битную компактность и эффективность кода для ARM Thumb и гигафлопную производительность mAgic VLIW DSP. Плотность программного кода для mAgic - 4 бита на арифметическую операцию. Каждый из процессоров (ARM7/DSP) может работать в режиме master или slave. Кроме того, оба процессора могут работать параллельно и независимо друг от друга. mAgic DSP имет память программ размером 128 Кбайт, а также двухпортовую память данных размером 16К слов по 40-бит и 256 пар 40-битных регистров. mAgic VLIW DSP работает на частоте 100 Мгц, что обеспечивает производительность 1.5 миллиарда операций в секунду (1 гигафлоп из которых - это операции над числами с плавающей точкой). ARM7 функционирует на частоте 50 Мгц. На кристалле имеются также следующие периферийные устройства: два последовательных порта SPI, два UART, счетчик-таймер, сторожевой таймер, параллельный порт, контроллер периферии, 8 ЦАП-ов и 8 АЦП. Потребление энергии 750 мватт на гигафлоп, что на 20% меньше, чем у сравнимых по производительности 32-битных DSP. Цена Diopsis AT572D740 (в промышленном диапазоне температур) - $30 в партиях по 1000 штук.

www.atmel.com/dyn/products/product_card.asp?part_id=3395

Toshiba выпускает новую RISC-платформу - WVM49RX TX - для

приложений типа "Home Gateway". Платформа WVM49RX TX объединяет MIPS-процессор Toshiba TMPR4925 (или TMPR4926) и устройство EM8485 - для MPEG 1/2/4-декодирования, разработанное фирмой Sigma Designs. WVM49RX TX позиционируется как клиентская платформа для производительной обработки аудио/видео-потоков высокого качества по сравнительно низкой цене. TMPR4925 - это 64-битный RISC-процессор, построенный на базе архитектуры MIPS, работает на частоте 200 Мгц, включает контроллер памяти, PCI контроллер, UART, таймер, SPI, аудио-кодек AC97 и Triple DES кодек. Платформа WVM49RX TX поддерживается операционной системой MontaVista Linux 3.0. Toshiba America Electronic Components, Inc. (TAEC) выпустила параллельно документированный проект, оценочную плату и полный комплект средств разработчика. Начальная цена WVM49RX - $3000. chips.toshiba.com, www.toshiba.com/taec

VaST выпустила CoMET 5 - среду архитектурного проектирования и исследования, ускоряющую разработки и уменьшающую вероятность повторного изготовления чипа CoMET 5 включает два новых инструмента: Virtual Prototype Constructor и Peripheral Builder. Кроме того, CoMET 5 теперь поддерживает SystemC. Новую функциональность получил Metrix, используемый для визуального анализа функциональности. CoMET 5 используется для создания виртуальных прототипов сложных мультипроцессорных систем. Архитекторы используют виртуальные

прототипы для оценки влияния элементов архитектуры на исполнение реального программного обеспечения. Разработчики аппаратного обеспечения используют виртуальные прототипы для верификации функциональности аппаратного обеспечения. Разработчики программного обеспечения используют виртуальные прототипы для отладки ПО в отсутствие реального аппаратного обеспечения и для упрощения отладки ПО после изготовления реальных прототипов. Виртуальные прототипы, построенные в системе Comet, становятся "золотой моделью". Цена Comet 5 - $50,000 в год. www.vastsystems.com
3. Требуются и разрабатываются средства отладки однопроцессорных систем - SoC-платформ: процессор + память + программирумая логика.
Synopsys и ARM объединяют усилия, разрабатывая средства проектирования системного уровня для устройств на базе ARM. Библиотека SystemC моделей ARM-процессоров ARM RealView интегрирована с Synopsys System Studio. ARM-Synopsys комплекс проектирования на системном уровне поддерживает процессоры ARM926EJ-S, ARM946E-S, ARM1136J-S и ARM1136JF-S. www.arm.com, www.synopsys.com

VaST Systems Technology демонстрирует поддержку архитектуры

StarCore V4. VaST Systems планирует выпустить полный виртуальный прототип процессора StarCore SC2000 уже в третьем квартале 2004 года. www.vastsystems.com/news_pr01.html

Visual ESC от Summit Design поддерживает MIPS64 5K и память от Denali. Visual ESC ориентирован на совместную верификацию программного и аппаратного обеспечения. В среду могут быть интегрированы как ISS-модели процессоров, так и HDL-модули другого аппаратного обеспечения. Цена Visual Elite ESC - от $20,000. www.sd.com

CoWare SPW интегрировала симулятор ModelSim. Модифицированная версия SPW читает VHDL RTL-код и автоматически генерирует интерфейсы, позволяющие симулятору SPW чрезвычайно быстро параллельно симулировать с ModelSim. Обеспечивается симуляция любого количества RTL блоков внутри контекста SPW. В перспективе планируется аналогичная поддержка Verilog. www.coware.com

Synopsys и Virtio сотрудничают в разработке средств ESL- проектирования. Цель сотрудничества - интегрировать потоки разработки программного и аппаратного обеспечения. Предполагается интегрировать высокоскоростные программные модели популярных процессоров от Virtio в платформу верификации Discovery Verification Platform от Synopsis. Интеграция System Studio от Virtio и Synopsys VCS и Vera создаст унифицированную среду разработки и верификации для системного и RTL-уровней абстракции. www.virtio.com, www.synopsys.com

EVE демонстрирует платформу ZeBu для совместной верификации программного и аппаратного обеспечения на 41-й DAC (2004 года). EVE и Novas сотрудничают в создании оптимальных средств верификации и отладки SoC. ZeBu фирмы EVE генерирует данные об эмуляции проекта в формате FSDB, используемом системами отладки Debussy и Verdi фирмы Novas. Предполагается дальнейшая интеграция продуктов двух фирм. В рамках программы Novas Harmony члены получают доступ к отрытым Novas API (application programming interfaces), что существенно упрощает проведение интеграции и обеспечение интероперабельности. EVE анонсирует ZeBu-XL. ZeBu-XL выполнен на базе FPGA Xilinx Virtex-II 8000, может содержать до 64 таких FPGA, что соответствует 48 миллионам ASIC вентилей, с общим объемом оперативной памяти до 1.5 Гбт и пиковой частотой 30 Мгц. ZeBu-XL поддерживает HDL симуляцию, C/C++ симуляцию на поцикловом и транзактном уровне, регрессионное тестирование и внутрисхемную эмуляцию. Возможно использование всех режимов в одном проекте одновременно. Стартовая цена ZeBu-XL - $120,000.

www.eve-team.com
4. Генераторы моделей процессоров
Tensilica анонсирует Xtensa LX - новое поколение процессорных ядер. Специалисты Tensilica надеются, что разработчики станут использовать множество ядер Xtensa LX в каждом SoC проекте, настраивая каждое ядро на выполняемую им задачу. Теперь, когда разработка чипа стоит более $10 миллионов, остро стоит вопрос сокращения сроков, стоимости и риска проектирования. Xtensa LX - один из вариантов решения этого вопроса. Процессор Xtensa LX обладает также следующим достоинствами: - потребляет мало энергии - обеспечивает производительность ввода-вывода, измеряемую в терабитах в секунду. По оценкам EEMBC производительность Xtensa LX в 9 раз превышает производительность ARM1020E. Базовый процессор Xtensa LX занимает примерно 27,500 вентилей, при опциях синтеза, ориентированных на минимизацию занимаемой площади и потребляемой энергии. При опциях синтеза, нацеленных на оптимизацию производительности, достигается работа на частоте 350 Мгц (при изготовлении на TSMC по технологии 130 нм). При изготовлении по технологии 90нм, 7-стадийная версия Xtensa может работать на частоте более 500 Мгц. Цена на лицензию на один процессор Xtensa LX - от $550,000. Отдельная плата взимается за каждый реально изготовленный процессор. За отдельную плату продается The Xtensa Software Developers Toolkit, включающий среду разработки Xtensa Xplorer, Xtensa C/C++ компилятор, Xtensa Instruction Set Simulator, TIE Compiler. На сегодня процессоры Xtensa лицензированы следующими фирмами: Agilent, AMCC (JNI Corporation), Astute Networks, Avision, Bay Microsystems, Berkeley Wireless Research Center, Broadcom, Cisco Systems, Conexant Systems, Cypress, Crimson Microsystems, ETRI, FUJIFILM Microdevices, Fujitsu Ltd., Hudson Soft, Hughes Network Systems, Ikanos Communications, LG Electronics, Marvell, MediaWorks, EC Laboratories America, NEC Corporation, Nippon Telephone and Telegraph (NTT), Olympus Optical Co. Ltd., S2io, Solid State Systems, Sony, STMicroelectronics, TranSwitch Corporation, Victor Company of Japan (JVC). Virage Logic совместно с Tensilica разработала генератор встроенной памяти, интегрированный в Tensilica Xtensa Configurable Processor Generator. С помощью IP-web-портала разработчики системы на базе процессора Xtensa могут сгенерировать память и получить данные о занимаемой ею площади, быстродействии и потреблении энергии. www1.tensilica.com/login/gen/ten4genlogin.html

www.viragelogic.com

Издательство "Prentice Hall" опубликовало новую книгу главы Tensilica Chris Rowen под названием "Engineering the Complex SOC: Fast, Flexible Design with Configurable Processors". Эта книга шаг за шагом описывает подход, использующий множество конфигурируемых процессоров как альтернативу сложному ручному кодированию RTL. Книга ориентирована на две группы читателей: главных менеджеров, желающих понять и управлять стратегией разработки SoC и главных архитекторов, инжернеров и разработчиков программного обеспечения, нацеленных на скорейшую разработку более надежных SoC-проектов. В книге вводятся ключевые концепции и способы конфигурации процессоров, расширения, совместной генерации программного и аппаратного обеспечения, разбиения задач на множество процессоров, обеспечения их взаимодействия. В книге использованы реальные примеры в качестве иллюстраций. Книга стала частью популярной серии "Modern Semiconductor Design". Книга продается по цене $89.00. www.phptr.com/title/0131455370 www.tensilica.com
5. От C++ к HDL и обратно
BAE Systems и Celoxica продемонстрировали биометрические технологии в реальном времени на DAC 41. Используя Celoxica RC200 - реконфигурируемую платформу разработки систем цифровой обработки сигналов, Bae Systems продемонстрировала систему поиска отпечатков пальцев в базе данных (за 50 мс в базе из 800 записей). Для хранения отпечатков пальцев используется стандартный формат CFMEF(Common Fingerprint Minutiae Exchange Format). Система предусматривает возможность параллельного поиска в множестве баз данных. Другая демонстрация показала удаление шума из реального потока видео-информации с помощью 3*3 нейро-фильтра. Фильтр способен обрабатывать 100 миллионов пикселов в секунду видеопотока 752 x 582 (CIF+). Обе демонстрации основаны на применении разработанной BAE Systems технологии LEARRNN (Logic Enabled Asynchronous Rapid Robust Neural Network). www.celoxica.com

Celoxica и IPFlex анонсируют основанный на С процесс проектирования для динамически реконфигурируемого процессора DAPDNA. DAPDNA (Digital Application Processor/Distributed Network Architecture) разработан фирмой IPFlex. IPFlex основана с целью решить часто-конфликтующие концепции программной гибкости и аппаратной производительности. Разработанная IPFlex технология позволяет описывать системы на языках программирования, таких как C. А затем реализовывать эти описания в аппаратном обеспечении с производительностью, эквивалентной производительности спроектированных вручную чипов. Аппаратной основой служит динамически реконфигурируемый процессор DAPDNA-2. Celoxica разработала соответствующие средства компиляции С программ. На основании пользовательских программ реконфигурируется процессор DAPDNA-2. www.ipflex.com

Celoxica выпускает средства синтеза по С-текстам для Altera SOPC Builder. SOPC Builder позволяет проектировать SOPC, комбинируя блоки и компоненты. Celoxica DK Accelerator for the SOPC Builder генерирует компоненты для SOPC Builder непосредственно из C-описаний пользовательских алгоритмов.

Celoxica Agility Compiler синтезирует из SystemC описания на Verilog или VHDL. Изначально Celoxica поддерживала только Handel-C, а теперь поддерживает и SystemC.

Celoxica получила финансирование в размере $6.3 миллионов на продолжение разработки средств автоматического перевода сложных С-алгоритмов в аппаратное обеспечение. Среди потенциальных областей применения продуктов от Celoxica: DSP, обработка образов, видео-обработка, телекоммуникации, биометрика, секретность данных. Первый выпуск Celoxica DK Design Suite состоялся в марте 2001 года. Сегодня распространяется уже третья версия (DK3) и продано более 300 коммерческих лицензий в Азии, Европе и Америке. Celoxica DK поддерживает динамическое переразбиение функциональности между программным и аппаратным обеспечением, генерацию аппаратного обеспечения непосредственно с С-описаний, совместную отладку программного и аппаратного обеспечения. Штаб-квартира Celoxica, основанной в 1996 году, находится в Abingdon, UK, имеются офисы в Campbell, California и Yokohama, Japan.

Mathworks и Mentor Graphics получили награду "EDN Innovation of the Year Award". За продукт Link for ModelSim, который обеспечивает совместную симуляцию и интерфейс между MathWorks MATLAB/Simulink и Mentor Graphics ModelSim. Link for ModelSim - это первый продукт, интегрирующий продукты от MathWorks непосредственно в процесс верификации аппаратного обеспечения. Системные инженеры используют MATLAB и Simulink для создания поведенческих моделей аппаратных систем, которые затем служат как исполняемые спецификации для дальнейшей разработки. Link for ModelSim обеспечивает верификацию на системном уровне, тестирование программного обеспечения, моделирование и анализ компонентов. Как следствие, инженеры могут легко верифицировать HDL-реализации с исходными спецификациями в MATLAB/Simulink и быстро находить проблемы HDL-реализации. Инженеры могут также инкорпорировать HDL в процесс симуляции на системном уровне, чтобы автоматизировать верификацию, сократить время разработки и уменьшить количество ошибок. www.mathworks.com

www.mentor.com

Система Catapult C фирмы Mentor Graphics синтезирует из Untimed C++ оптимизированные описания аппаратного обеспечения для ASIC/FPGA. Mentor Graphics утверждает, что Catapult C Synthesis - это единственное средство синтеза по алгоритмам, которое использует чистый untimed (без расширений для поддержки временных конструкций) C++ и что такой подход сокращает время создания RTL-описаний в 20 раз по сравнению с традиционной ручной разработкой. Такой подход чрезвычайно привлекателен для использования при разработке приложений с интенсивными вычислениями, таких как беспроводные коммуникации, обработка видео и образов. Catapult C Synthesis интегрирован с симулятором аппаратного обеспечения ModelSim, чтообеспечивает полный цикл проектирования основанный на C. Уже 10 реальных проектов выполнено с помощью Catapult C Synthesis. В результате получено надежное аппаратное обеспечение, на 50% меньшего размера и со значительной экономией времени разработки. Сегодняшние сложные и высокопроизводительные проекты неэффективно создавать методами ручной разработки RTL. Кроме того, ручная разработка на уровне RTL практически исключает полное исследование проектного пространства, что приводит к созданию неоптимальных проектов по производительности и занимаемой площади. Однако средства поведенческого синтеза первого поколения не удовлетворяли разработчиков сложных проектов. Поднимая уровень абстракции до уровня untimed C++, разработчики аппаратного обеспечения могут автоматически создавать проекты от С моделей к аппаратному обеспечению. Catapult C Synthesis - это единственный продукт, в котором и алгоритм функционирования, и интерфейсы описаны без использования временных конструкций. Как результат, разработчики могут выполнять детальный анализ типа 'что если' ('what-if') для различных микроархитектур и интерфейсов. Catapult C создает RTL, который может быть синтезирован в вентили стандартными средствами синтеза, такими как Design Compiler для ASIC или Precision RTL для FPGA. Catapult C Synthesis использует Catapult C Library Builder для сбора детальных данных о целевых технологиях. Это позволяет точно планировать аппаратные ресурсы и быстро обеспечивать точные оценки площади и задержек. Catapult C Library Builder позволяет также использовать готовые IP-компоненты.

www.mentor.com/C-design

Siemens применила Catapult C Synthesis. Применение Catapult C Synthesis сократило на 50% время разработки RTL-описаний реального проекта в области VoIP. При этом сгенерированный RTL соответствовал запланированным спецификациям площади и производительности.

Synfora присоединилась к Cadence Connections Program с целью обеспечить интегрированный синтез типа "Algorithm-to-Tapeout". Synfora планирует интегрировать свой продукт PICO Express в средства синтеза (BuildGates), симуляции (NC-Verilog), верификации

(Cadence Incisive) и платформенного проектирования (Encounter) от Cadence. PICO Express - первое (по мнению специалистов фирмы Synfora) средство синтеза типа "algorithm-to-tapeout". PICO Express позволяет инженерам выполнять эффективный анализ типа "what-if" и затем автоматически создавать эффективное аппаратное обеспечение из алгоритмических C-описаний. PICO Express базируется на разработанной Synfora конфигурируемой пользователями архитектуре "Pipeline of Processor Array" при генерации эффективного аппаратного обеспечения. Эта архитектура чрезвычайно гибкая, что позволяет автоматически подстраивать ее под специфицированный алгоритм. Такой подход сокращает от месяцев до дней сроки разработки RTL-кода и существенно уменьшает стоимость верификации, поскольку используются ранее

верифицированные блоки и "корректный-по-построению" синтез, а также автоматически генерируются тест-бенчи для верификации получаемых автоматически RTL-описаний. Все это вместе обеспечивает более полное исследование проектного пространства и нахождение оптимального способа аппаратной реализации заданных алгоритмов. В настоящее время в Cadence Connections Program участвуют более 120 компаний. Synfora основана в 2003 году с целью разработать и внедрить эффективную технологию синтеза типа "algorithm-to-tapeout", которая позволит инженерам быстро исследовать и аппаратно реализовывать алгоритмы, заданные с помощью языка программирования C. Разрабатываемая Synfora технология синтеза получила название PICO (Program In Chip Out). www.synfora.com, www.connectionsprogram.com

Cadence и CoWare поддерживают ESL-проектирование. Осуществлена более тесная интеграция между CoWare SystemC-based ConvergenSC SoC/ConvergenSC Model Library и платформой функциональной верификации Cadence Incisive. Важным шагом в развитии ESL (Electronic System-Level) проектирования стало создание SystemC моделей процессоров семейства ARM. ConvergenSC и Incisive используют единую технологию симуляции SystemC и поддержки компиляции. SystemC модели процессоров и шин одинаково симулируются в ConvergenSC и Incisive. ConvergenSC имеет графическую среду проектирования с атоматической генерацией RTL-описаний по TLM-описаниям. ConvergenSC обеспечивает отладку SystemC-описаний. Incisive поддерживает совместную отладку SystemC, Verilog, VHDL) и интеграцию со средствами отладки программного обеспечения от третьих фирм. Cadence Incisive 5.3 и CoWare ConvergenSC 2004.1 уже продаются. www.coware.com

www.cadence.com/products/request_info/requestproductinfo.aspx,

6. IP-компоненты процессоров
6.1. ARM шагает по планете
Magma разрабатывает поток проектирования низкопотребляющих систем в рамках продукта Blast Power. В поток проектирования будут включены ARM9E и Artisan Metro Platform IP. www.magma-da.com

RTOS Nucleus PLUS от Accelerated Technology теперь работает и

на процессоре Freescale i.MX1, базирующемся на ядре ARM920T www.acceleratedtechnology.com
6.2. MIPS - с отставанием от ARM, но с опережением всех остальных
PMC-Sierra выпускает RM9150 - новую платформу на базе 64-битного MIPS-процессора E9000. Процессор E9000 работает на частоте 1 Ггц, контроллер 64-битного DDR SDRAM - на частоте 200 Мгц, интерфейс HyperTransport - на частоте 600 Мгц. Предполагаемые сферы использования RM9150 - сетевая обработка, промышленное управление, принтеры, устройства пользовательской электроники. www.mips.com, www.pmc-sierra.com/processors

MIPS Technologies выбрала SRS TruSurround XT в качестве стандартной технологии поддержки пользовательского аудио.

www.srslabs.com

Infineon выбрала процессор 4KEc от MIPS Technologies для своих новых устройств передачи мультимедиа-данных. www.infineon.com
6.3. И другие процессорные ядра
CEVA анонсирует партнерство с Tower Semiconductor. CEVA разрабатывает и успешно лицензирует синтезируемые RTL-описания DSP-процессоров. Tower Semiconductor - изготовитель чипов. Предмет соглашения - платформа Xpert-Teak DSP. Она включает в себя ядро Teak DSP, память, контроллер DMA и системные интерфейсы. По соглашению CEVA сможет распространять пре-интегрированные DSP-платформы, выполненные на Tower Semiconductor по технологии 0.18мк. Продукты от CEVA используются в 50 миллионах устройств ежегодно. CEVA была создана слиянием подразделения DSP Group и Parthus Technologies.

www.ceva-dsp.com

Synopsys и Philips объявили, что новое ядро Philips CoolFlux DSP будет распространяться в составе библиотеки Synopsys DesignWare Library. В настоящее время в рамках программы Star IP пользователями Synopsys DesignWare Library является более 25,000 разработчиков. CoolFlux DSP нацелен на использование в аудиоприборах с низким потреблением энергии (микрофоны, наушники, MP3-плейеры и т.д.). Для DesignWare Star IP это первый DSP-процессор. Ранее в библиотеку были включены 16- и 32- битные микроконтроллеры от IBM, Infineon, MIPS и NEC. Для CoolFlux DSP имеются средства разработки программного обеспечения, созданные фирмой Target Compiler Technologies: оптимизирующий С-компилятор, ассемблер, симулятор системы команд, графический отладчик. www.coolfluxdsp.com,

www.philips.com/newscenter, www.designware.com,

www.synopsys.com/dwrequest, www.synopsys.com/ipdirectory

StarCore анонсирует архитектуру V4, ориентированную на мобильные мультимедиа-устройства. Лицензируемое ядро StarCore V4 обеспечивает повышение производительности и снижение потребляемой мощности. StarCore V4 ускоряет такие алгоритмы кодирования/декодирования видеоинформации, как MPEG-4, H.264, Windows Media, Video 9 (WMV9), и RealVideo. Это достигнуто посредством введения инструкций, ориентированных на подобные приложения и высокого уровня параллелизма архитектуры StarCore VLES (variable-length execution set). Новые SIMD (single-instruction multiple-data) инструкции позволяют архитектуре V4 выполнять одновременно до 54 элементарных опраций за один такт при исполнении алгоритма 'motion estimation', который является фундаментальным алгоритмом, общим для всех стандартов сжатия. Как результат, процессоры, основанные на архитектуре StarCore V4, могут выполнять программное обеспечение которое одновременно кодирует/декодирует MPEG-4 видео с VGA-качеством с производительностью 30 кадров в секунду и выше. Для примера, видеокодирование CIF (352 x 288 pixels) со скоростью 15 фреймов в секунду требует частоты 50Мгц, что составляет всего 10% от рабочей для StarCore V4 частоты 500 Мгц. Такие приложения выполняются на 60% быстрее, чем на процессорах StarCore предыдущих поколений. К тому же потребление энергии сокращено в два раза. В StarCore V4 улучшена аппаратная поддержка операционных систем и повышена компактность кода. Подразделение Motorola - Freescale Semiconductor, Inc. - уже планирует использовать StarCore V4 в своих сотовых телефонах. Первыми процессорами, выпущенными на базе архитектуры StarCore V4 будут процессоры семейства SC2000.

www.starcore-dsp.com

Synopsys coreAssembler уменьшает сроки и стоимость проектирования SoC. coreAssembler позволяет конфигурировать и интегрировать готовые IP-компоненты (включая процессоры). Цена - около $90,000. www.synopsys.com
7. В мире ПЛИС

7.1. ПЛИС расширяют сферу применения
Altera MAX II - самые быстрые CPLD. По данным Gartner Dataquest в 2003 году около 70% проектов на базе CPLD требовали производительности более 30 Мгц, а также ожидается значительный рост количества проектов, требующих производительности свыше 100 Мгц. Работая на частоте свыше 300 Мгц, MAX II легко обеспечивают выполнение вышеуказанных требований. Altera провела сравнительное тестирование своих CPLD с CPLD таких фирм как Lattice Semiconductor и Xilinx. Используя Altera Quartus II версии 4.0, Lattice ispLEVER версии 3.0 и Xilinx ISE версии 6.2, Altera синтезировала свыше 100 проектов в каждое из устройств и оценила получившуюся производительность. В среднем Max II на 80% производительнее, чем Lattice ispXPLD и на 50% производительнее, чем Xilinx CoolRunner II. Детали этого тестирования можно найти:

www.altera.com/education/net_seminars/current/ns_0408.html

Altera выпускает два новых модуля для конфигурирования FPGA 16-Мбитное и 64-Мбитное (EPCS16 и EPCS64). Они могут быть использованы для конфигурирования FPGA Stratix II и Cyclone при включении питания и в других случаях, по требованию системы. EPCS16 и EPCS64 могут быть перепрограммированы непосредственно на целевой плате. Традиционно, такие устройства имели цену до 30% от цены FPGA. Цена EPCS16 ($7.5) и EPCS64($20) составляет примерноо 10% от цены соответствующих FPGA. www.altera.com

Atmel выпускает AT40KEL040 - устойчивую к радиации FPGA для космических применений. AT40KEL040 содержит до 50К ASIC-вентилей и 18-Кбит конфигурируемых пользователем блоков SRAM, работает на частоте 60 Мгц, выдерживает общую дозу радиации 200 Krad, и работает в полном температурном военном диапазоне. Поддерживается динамическая реконфигурируемость части FPGA, когда остальная часть FPGA продолжает функционировать. Эта работа выполнена в рамках проекта RECONF, финансируемого Европейским Союзом. Для конфигурации AT40KEL040 требуется 1 Мбит-ПЗУ.

www.atmel.com/dyn/products/product_card.asp?pn=AT40KEL040

Altera впервые предлагает FPGA-платформу для памяти типа DDR2, RLDRAM II, QDRII. www.altera.com/stratix

Altera выпускает семейство процессоров Nios II. Первый процессор Nios, выпущенный 5 лет назад, открыл для Altera новые, ранее недоступные, рынки программируемых приложений. Новый процессор Nios II ставит свой целью закрепиться на рынке приложений на базе 16- и 32-битных процессоров, который оценивается к 2007 году в $11 миллиардов. От устройств поиска рыбы и тестеров двигателей (на базе дешевых FPGA Cyclone) до систем обработки видео и коммуникационных систем (на базе высокопроизводительных FPGA Stratix) - вот диапазон применения FPGA с софт-процессорами. В настоящее время продано уже более 13,000 комплектов разработчиков для Nios. Процессор Nios назван журналом EDN "Hot Products of 2003". Среди достоинств Nios II следующие: производительность 200 DMIPS; софт-реализация ядра NIOS II, дающая большую гибкость разработчикам; надежный комплекс средств разработки программного обеспечения.

Lattice Semiconductor анонсирует новые FPGA LatticeECP-DSP ("EConomyPlusDSP"). Новые FPGA ориентированы на DSP-приложения, как высокопроизводительные и экономичные чипы. На них можно будет реализовать до 10 миллиардов умножений/сложений в секунду. по цене 0.5 цента на миллион умножений/сложений в секунду. Такие показатели идеально подходят к приложениям с интенсивными вычислениями, например, к таким, как обработка образов. LatticeECP-DSP будут иметь емкость от 6 до 41K LUTs и от 97 до 576 контактов ввода/вывода.

www.latticesemi.com
7.2. Развитие средств проектирования ПЛИС и ASIC
Ricoh заключила многолетнее соглашение с Novas по средствам отладки. Ricoh использует отладочную систему Debussy с 1998 года. По новому соглашению Ricoh удвоила количество лицензий для своих Imaging System LSI Development Centers. На сегодня более 12,000 систем отладки от Novas установлено более чем в 400 компаниях-разработчиках цифровых устройств. 35 EDA-компаний используют технологии от Novas в своих продуктах. www.ricoh.com

www.novas.com

Applied Wave Research анонсирует Visual System Simulator 2004 для проектирования коммуникационных систем следующего поколения. www.mwoffice.com

Synplicity выпускает Synplify DSP для проектирования DSP- устройств на базе FPGA. С помощью Synplify DSP разработчики могут автоматически преобразовать свои алгоритмы, разработанные в Simulink от MathWorks, в высококачественные синтезируемые RTL-описания. Synplify DSP генерирует схемы, которые на 50% быстрее и на 30% компактнее, чем решения, генерируемые альтернативными продуктами. Synplify DSP обеспечивает разработчику возможность выбора компромисса между производительностью и оборудованием (размером площади кристалла). Synplify DSP генерирует вместе с RTL-кодом и тестбенчи, что позволяет при тестировании RTL использовать те же тесты, что и в Simulink. Synplify DSP содержит множество функциональных блоков, традиционно используемых в проектировании систем цифровой обработки сигналов, таких как фильтры (FIR, IIR), преобразования, математические функции, CORDIC, операции над сигналами, блоки памяти и управляющей логики. Цена Synplify DSP - от $29,000 за годичную лицензию. Synplicity выпускает также новые версии своих средств синтеза FPGA Synplify и Amplify. www.synplicity.com

Synopsys выпускает Galaxy 2004. Улучшения заявлены на всех стадиях процесса проектирования, включая синтез RTL, планирование проекта, управление потреблением энергии, тестирумость, размещение и трассировка, физическая верификация. Обещается ускорение синтеза в два раза, увеличение сложности обрабатываемых проектов на 40%, улучшение качества синтеза на 10%. www.synopsys.com

Philips использует Synopsys Galaxy при проектировании по технологии 90 нм и 65 нм. www.synopsys.com

Incentia анонсирует выпуск новых версий (2004.05) своих средств синтеза и временного анализа: TimeCraft, DesignCraft и DesignCraft Pro. Предыдущие релизы имели версию 2003.09.

Faraday использует средства синтеза ASIC от Incentia: TimeCraft - для статического временного анализа на вентильном уровне; DesignCraft - логический синтез с опциями оптимизаций для тестирования, сокращения энергии, уменьшения аппаратных затрат DesignCraft Pro - средство физического синтеза. Faraday Technology Corporation - ведущий поставщик IP-компонент (fabless-компания), включая 32-битный RISC и DSP. В компании более 500 сотрудников (доход за 2003 год - $111 миллионов). Штаб-квартира в Тайване, службы и офисы - по всему миру, включая США, Японию, Европу и Китай. www.faraday-tech.com, www.incentia.com

Goyatek выбрала в качестве средства синтеза DesignCraft фирмы Incentia. Goyatek Technology Inc. основана в 1998 году как сервисная служба по проектированию SoC. www.goya.com.tw

Pulsic анонсирует выпуск новой версии Lyric Physical Design Framework своего средства физического синтеза.

Транслятор GDS-to-OASIS бесплатно раздается с сайта Mentor Graphics. OASIS - это новый потоковый формат, созданный в ответ на потребности в более эффективной обработке растущих объемов данных, и предназначен для замены текущего формата GDS. Новый формат примерно в 50 раз сокращает размеры исходных данных GDSII. www.mentor.com/calibre, www.mentor.com/dsm/techpaper

Altium выпускает новую версию P-CAD (P-CAD 2004).

www.altium.com
7.4. Конвергенция ASIC и ПЛИС
Synplicity и NEC Electronics сотрудничают в разработке средств синтеза для ISSP Structured ASICs. NEC Electronics интегрирует Amplify-ISSP в свою среду разработки OpenCAD Design Environment. Кроме того, Synplicity адаптировала свои средства синтеза для Gate Array фирмы NEC Electronics.

www.synplicity.com/isspseminar

www.necel.com

Cadence Encounter Platform поддерживает библиотеки фирмы Virage Logic для проектирования Structured-ASIC. www.cadence.com

www.viragelogic.com

LSI Logic развивает платформу RapidChip. Теперь 200 Мгц ARM926EJ-S и 212 MHz ARM966E-S доступны для включения в платформу RapidChip ASIC. Платформа RapidChip комбинирует высокую плотность и высокую производительность ASIC, короткое время выхода на рынок и возможность настройки пользователем FPGA.
  1   2   3   4

Похожие рефераты:

''Горячие темы eda-индустрии по материалам
Автоматизация использования данных eda-индустрии посредством Internet технологий в значительной степени сдерживается недостаточной...
''Горячие темы eda-индустрии по материалам
Среди представляемых в данном материале "горячих" тем: "куда развиваются fpga", "matlab и Simulink", "SystemC и SystemVerilog", "pci...
«Менеджмент гостиниц и ресторанов»
Исторические периоды развития предприятий гостиничного хо­зяйства. Современные тенденции развития индустрии гостеприимства
Современные тенденции производства мяса в мире и республике беларусь
Аннотация. В статье проанализировано современное состояние производства мясной продукции в Республике Беларусь и за рубежом. Изучаются...
2. Анализ текущей ситуации и тенденции развития соответствующих отраслей...
О стратегическом плане Министерства индустрии и новых технологий Республики Казахстан на 2011-2015 годы
Программа круглого стола
Состояние, тенденции и перспективы развития практико-ориентированной магистерской подготовки
Российского университета кооперации
«Проблемы и перспективы развития индустрии сервиса, торговли и общественного питания в современной России»
Форма 3 Каталог дисциплин кафедры «Таможенное дело»
Республике Казахстан и перспективы его развития, актуальные проблемы и пути формирования таможенной политики в условиях рыночных...
70-й научной конференции студентов и аспирантов белгосуниверситета
Современное состояние, тенденции и перспективы развития белорусской криминалистики
Онкоурология в Могилевской области – итоги, проблемы и перспективы
Отделение создано в январе 2005 года. В статье анализируются некоторые тенденции эпидемиологии онкоурологических заболеваний в Могилевской...

Вы можете разместить ссылку на наш сайт:
Школьные материалы


При копировании материала укажите ссылку © 2013
контакты
referatdb.ru
referatdb.ru
Рефераты ДатаБаза